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PCI Express/NVMe分析日期:2017-12-21 浏览次数:

PCI Express总线目前来讲更具活力,应用前景更广,并且支持NVMe的SSD广泛应用于高端存储。PCI Express可以采用多Lane的方式进行带宽的增长,单Lane情况下,PCI Express G1接口速度为2.5GT/s,PCI Express G2接口速度为5GT/s,PCI Express G3接口速度为8GT/s,PCI Express G4接口速度为16GT/s。

图1 PCI Express各版本规范单通道传输速率比较

在不同处理器系统中,PCI Express体系结构的实现方式不尽相同。图2是一种基于PCI Express协议的典型拓扑结构,各节点之间采用点对点的直连方式,每一个设备分配独立通道,从而解决了PCI所面临的带宽瓶颈问题,减少了总线忙时的硬件冲突。系统中的主要组件除CPU外,还包括根联合体(Root Complex),存储器(Memory),多个终端设备(Endpoint),若干交换器(Switch),以及PCI Express转PCI/PCI-X桥(PCI Express to PCI/PCI-X Bridge)。

图2 PCI Express Topological Structure

PCI Express物理层可分为逻辑子层(Logical Sublayer)和电气子层(ElectricalSublayer)。PIPE(PHYInterface for the PCI Express Architecture)接口规范促进了物理层芯片的开发,为PCI Express物理层电路接口提供了统一参考。

图3 物理层PIPE标准划分

如图3所示,PIPE标准将物理层进一步划分为媒体链路层MAC、物理编码子层PCS、传输媒介接触子层PMA,MAC与PCS对应于逻辑子层,PMA则对应于电气子层。MAC与PCS、PMA之间的数据交互即为PIPE接口。传输媒介接触子层PMA,主要实现数据的串化与解串;媒体链路层MAC,重点完成控制链路训练状态机和补偿多通道之间的数据偏移;物理编码子层PCS,主要完成数据编解码、字符重对齐、时钟补偿等功能。PHY由物理编码子层PCS和传输媒介接触子层PMA共同构成。

图4 PHY结构框图

如图4所示,PHY是一块数模混合电路,由物理编码子层PCS和物理媒介接触子层PMA共同组成。PMA主要由时钟管理单元CMU、串化器Serializer、解串器De-serializer、均衡Equalizer和时钟恢复电路CDR组成;PCS为数字逻辑结构,负责MAC/PHY接口的交互。接口信号分为数据流信号、时钟信号、控制信号、状态信号。数据流信号包括待发送数据TxData,待发送数据字/控制字符号位TxDataK,已接收数据RxData,已接收数据字/控制字符号位RxDataK。时钟信号PCLK,用来同步MAC/PHY接口之间的数据传输。通过控制信号总线MAC可以命令PHY完成复位、电源模式转换、发送器去加重等命令。通过状态信号总线向MAC反应PHY的各种状态。

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